Laporan Akhir 1 Modul 3
By: Rahmad Fajril Ilhami
2210951016
 |
.png)
Kelebihan JK Flip-flop adalah tidak adanya kondisi terlarang atau yang berarti di beri berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluarannya / outputnya. berikut adalah symbol dan tabel kebenaran dari JK Flip-Flop.
2. Power DC
Rangkaian pada percobaan 1 adalah asynchronous counter yang menggunakan IC 74LS112, sebuah IC dual JK flip-flop. Setiap flip-flop pada IC ini memiliki input clock (CLK), input set/reset, dan output Q dan Q bar. Rangkaian ini dirancang agar setiap flip-flop bekerja dalam mode toggle, yaitu mengubah kondisi output setiap kali menerima sinyal clock. Dalam asynchronous counter, setiap flip-flop menerima sinyal clock dari output flip-flop sebelumnya, bukan dari sumber clock yang sama. Hal ini menghasilkan “propagation delay” atau keterlambatan propagasi, sehingga setiap flip-flop akan bertransisi sedikit lebih lambat daripada flip-flop sebelumnya.
Pada awal operasi, semua output flip-flop diatur ke logika rendah (0). Ketika sinyal clock pertama masuk, flip-flop pertama mengubah outputnya dari 0 ke 1. Pada clock berikutnya, flip-flop pertama kembali ke 0, dan perubahan ini diteruskan sebagai sinyal clock ke flip-flop kedua, yang mengubah outputnya dari 0 ke 1. Proses ini berlanjut ke flip-flop berikutnya secara berurutan, sehingga output dari setiap flip-flop membentuk urutan biner yang mewakili nilai hitungan dalam sistem biner. Dengan demikian, urutan output akan bergerak dari 0000, 0001, 0010, dan seterusnya, sejalan dengan kedatangan clock pada input flip-flop pertama.
Rangkaian ini juga memiliki switch SW1 dan SW2 yang terhubung ke input reset pada IC 74LS112. Ketika switch ini ditekan, semua flip-flop akan diatur ulang, sehingga output kembali ke logika rendah (0). Fitur reset ini memungkinkan counter untuk kembali ke kondisi awal, yang bermanfaat ketika counter telah mencapai batas hitungan atau saat pengguna ingin memulai penghitungan dari awal lagi.
Secara keseluruhan, asynchronous counter ini menghasilkan urutan biner pada output yang berguna dalam aplikasi digital yang memerlukan penghitungan atau pengurutan sinyal secara bertahap. Output dari setiap flip-flop, yang membentuk angka biner, bisa dimanfaatkan sebagai penghitung dalam berbagai aplikasi, misalnya dalam peralatan elektronik yang memerlukan pemrosesan atau penghitungan berurutan.
Percobaan 1
1. Analisa apa yang terjadi pada rangkaian percobaan 1 ketika input SR nya dihubungkan ke ground ketika SR aktif low?
Jawab:
Pada rangkaian yang menggunakan flip-flop 74LS112, input SR (Set-Reset) berfungsi untuk mengatur kondisi awal dari flip-flop, yaitu memaksa outputnya ke keadaan tertentu. Input SR ini bersifat aktif rendah, artinya jika SR dihubungkan ke ground (logika 0), maka fungsi Set-Reset akan aktif dan akan mengubah keadaan output.
Ketika SR dihubungkan ke ground, semua flip-flop yang SR-nya terhubung ke ground akan mengatur output Q ke logika 1. Ini akan menyebabkan output Q menjadi 1, sementara output Q̅ (komplemen) menjadi 0.
Efek pada Counter: Karena semua flip-flop di-reset ke nilai tertentu (Q = 1), maka penghitung akan berada pada kondisi awal yang telah ditentukan oleh Set-Reset tersebut. Dengan kata lain, penghitung akan mulai dari kondisi yang sama setiap kali SR diaktifkan.
2. Apa yang terjadi jika output Q bar masing" flip flop dihubungkan ke input clock flip flop selanjutnya?
Jawab:
Dalam konfigurasi counter asynchronous, output dari satu flip-flop sering digunakan untuk menggerakkan input clock dari flip-flop berikutnya. Pada rangkaian ini, output Q dari flip-flop pertama saat ini menggerakkan clock flip-flop berikutnya. Jika kita mengubah konfigurasi dan menghubungkan output Q̅ (komplemen Q) sebagai input clock untuk flip-flop berikutnya, ini akan memiliki efek sebagai berikut:
1) Perubahan Polaritas Clock
Dengan menggunakan output Q̅ sebagai clock input, kita pada dasarnya mengubah edge (tepi sinyal) yang mengaktifkan clock pada flip-flop berikutnya. Flip-flop 74LS112 ini bekerja pada negatif edge-triggered, yaitu clock akan aktif saat sinyal berubah dari tinggi (1) ke rendah (0). Menggunakan Q̅ sebagai clock akan menyebabkan flip-flop berikutnya berubah keadaan pada saat yang berbeda dibandingkan dengan jika menggunakan Q.
2) Perubahan Urutan Penghitung
Karena setiap flip-flop diaktifkan pada kondisi logika yang berbeda (negatif edge dari Q̅ berbeda dari Q), maka urutan biner dari counter akan berubah. Counter mungkin akan menghitung dengan pola yang berbeda, yang bisa menyebabkan perhitungan yang tidak standar, sehingga mungkin tidak lagi menghasilkan urutan biner standar (0, 1, 2, 3, dst.), tetapi bisa menjadi urutan yang "acak" atau tidak teratur.
Komentar
Posting Komentar